Flujo de diseño VLSI de circuitos lógicos y 5 hechos importantes

Introducción al flujo de diseño de VLSI

En el artículo anterior, tenemos una descripción general del flujo de diseño de VLSI. En este artículo, aprenderemos cómo se pueden implementar diferentes circuitos lógicos utilizando el diseño VLSI. VLSI es una de las tecnologías clave en esta era de digitalización. Los transistores se utilizan para implementar circuitos lógicos en el diseño VLSI.

Las lógicas digitales son de tres tipos: el inversor de la puerta NOT, la puerta AND y la puerta OR. También se pueden crear puertas más complejas como -NAND, NOR, XNOR y XOR usando las puertas básicas. Hablemos de algunos de los métodos de implementación de circuitos lógicos.

Diseño lógico CMOS

Digital es todo acerca de CERO y UNO o ALTO o BAJO. La entrada para un circuito lógico digital será 0 o 1, como valor de salida. Ahora, si un circuito toma la entrada como 0 y 1, entonces la lógica puede entenderse mediante la función del interruptor como se indica a continuación.

Flujo de diseño de VLSI
Operación de conmutación para flujo de diseño VLSI

Podemos ver en la imagen que cuando se abre el interruptor s1 y se cierra el interruptor s2, entonces la salida será 0; para viceversa, la salida será 1.

Flujo de diseño VLSI 2
Estructura complementaria Push-Pull, VLSI Design Flow
Flujo de diseño VLSI 3
Una implementación lógica CMOS; PUN - Pull Up Network; PDN - Red desplegable, flujo de diseño VLSI
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Metodología de diseño CMOS

Hay tres pasos para diseñar una lógica CMOS como parte del flujo de diseño de VLSI.

  1. Descubra el complemento de la expresión booleana que necesita implementar.
  2. Describe el PUN
  3. Describe el PDN

El diseño de la red Pull Up:

Multiplicar términos: NMOSFET en conexión en paralelo

Términos aditivos: NMOSFET en conexiones en serie

El diseño de la red desplegable:

Multiplicar términos: NMOSFET en conexiones en serie

Términos aditivos: NMOSFET en conexiones paralelas

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Inversor CMOS / CMOS NO Diseño de puerta

Un inversor digital es una puerta NOT que da la salida invertida para una entrada. Para una entrada alta o la entrada es UNO digital, entonces la salida es baja o CERO digital. Para la entrada baja o la entrada es CERO digital, entonces la salida es alta o UNO digital.

ENTRADASALIDA
ALTOBAJA
BAJAALTO
NO tabla de verdad de puerta / tabla de verdad de inversor, flujo de diseño VLSI

Un inversor CMOS está hecho de dos transistores en modo de mejora: uno es NMOS y el otro es PMOS. El NMOS funciona como una red desplegable y el PMOS funciona como una red desplegable. El voltaje de entrada controla ambos transistores.

Cuando el transistor PMOS está en estado ON, el transistor NMOS pasa al estado OFF. Además, cuando el transistor NMOS permanece APAGADO, el PMOS estará en estado ENCENDIDO. Así es como tanto el los transistores funcionan en modo complementario.

La transistor, que permanece en estado APAGADO, proporciona un valor de impedancia alto y el valor de salida cambia. Bajo el mismo riel, un circuito lógico CMOS tiene menos ruido que un circuito lógico NMOS.  

El gráfico de las características de transferencia de voltaje de un CMOS simétrico se muestra a continuación.

Características de transferencia de voltaje
Características de transferencia de voltaje de un CMOS simétrico, VLSI Design Flow

Operación

Los transistores están hechos de tal manera que sus voltajes de umbral deben ser de igual magnitud y polaridad opuesta. Es decir, el voltaje umbral de NMOS será igual a la magnitud del voltaje umbral de PMOS, dado por la siguiente expresión.

VTN = - VTP

Cuando el voltaje de entrada (Vin) es menor que el voltaje de umbral del transistor NMOS, entonces el transistor NMOS está en un estado APAGADO. Entonces, la OMP circuito controlará el voltaje de salida (Vout) con la tensión suministrada (VDD). La región AB del gráfico representa esta operación.

Ahora, cuando el voltaje de entrada es mayor que la diferencia de VDD y voltaje de umbral, entonces el circuito lógico del PMOS entra en un estado APAGADO y el NMOS se activa. Entonces, NMOS controla el voltaje de salida (Vsalir) con una tensión de tierra de 0 V.

La región BC del gráfico representa el NMOS saturado y la parte del CD representa que ambos transistores están en modo saturado. VINV es el valor del voltaje de entrada para el cual el voltaje de entrada es igual al voltaje de salida.

A partir de una observación cuidadosa, podemos decir que el cambio es muy agudo para el deslizamiento de voltaje de 0 a VDD. Es por eso que el inversor CMOS es un inversor perfecto para el diseño lógico.

Ahora, cuando el voltaje de entrada es igual a VINV, ambos transistores están saturados. La red pull up (PUN) tendrá VGS valor =

VGS V =in - VDD

O, VGS V =INV - VDD 

La ecuación actual para la región de saturación se da como -

ID = µεW * (VGS - VTH )2 / 2LD

Esta ecuación se puede reescribir para pull up network:

 Idpu = mpεWpu *(VINV - VDD   - VTHP)2 / 2 DLpu

La ecuación para la red desplegable será:

IDPD = mnεWpd *(VINV - VTHN )2 / 2 DLpd

Igualar la corriente de drenaje según las características -

μnεWpd *(VINV - VTHN )2 / 2 DLpd = mpεWpu *(VINV - VDD   - VTHP)2 / 2 DLpu

o, VINV - VDD   - VTHP = - β (VINV - VTHN); [β = (μn *Zpu / mp *Zpd) ½]

O, VINV = (VDD + VTHP +β*VTHN) / (1 + β)

Si VTHN = - VTHP, entonces β viene como 1.

Además, VINV viene como VDD / 2 y

Zpd : Zpu = mn : mp = ~ 2.5: 1

Potencia de pérdidas

Los circuitos lógicos CMOS disipan menos energía que la de un circuito lógico NMOS para baja frecuencia. La degeneración de potencia CMOS oscila según la frecuencia de conmutación del circuito.

Márgenes de ruido

El margen de ruido es la desviación máxima permitida que puede ocurrir sin cambiar la característica principal en condiciones ruidosas. NML se da como la diferencia entre el voltaje de umbral lógico y el voltaje lógico equivalente CERO para un inversor CMOS de nivel bajo. El margen de ruido se describe como la diferencia entre el voltaje lógico alto o UNO equivalente y el voltaje de umbral lógico para el nivel alto.

Puertas NAND y NOR de dos entradas CMOS

Las puertas NOR y NAND se conocen como puertas lógicas universales, que se pueden utilizar para implementar cualquier ecuación lógica o cualquier otro tipo de puertas lógicas. Estas son las dos puertas más fabricadas que utilizan la lógica CMOS para la tecnología VLSI. Analicemos la implementación y el diseño de ambas puertas usando lógica CMOS.

Puerta CMOS NOR

Una puerta NOR se puede describir como una puerta OR invertida. La tabla de verdad de la puerta NOR se muestra a continuación, donde A y B son las entradas.

NOR GATE TABLA DE VERDAD 1
Tabla de verdad de puerta NOR, flujo de diseño de VLSI

También se puede implementar una puerta NOR usando tecnología CMOS. El circuito inversor CMOS entra en funcionamiento en este diseño. Se agrega una red desplegable (transistor) con la puerta NO CMOS básica en una conexión en paralelo para implementar la operación NOR. Para dos puertas NOR de entrada, solo se agrega una red desplegable. Para incorporar más números de entradas, se agregan más transistores.

Operación

La implementación lógica usando CMOS se muestra en la siguiente imagen. Cuando alguna de las entradas es lógica alta o lógica UNO, entonces el camino desplegable al suelo está bloqueado. La salida será CERO lógico.

Cuando ambas entradas obtienen ALTO voltaje o lógica - UN valor, entonces el valor de salida será lógicamente alto o UNO. El voltaje de umbral lógico será igual al voltaje de umbral de un inversor. Así es como se puede lograr la lógica NOR usando CMOS.

Puerta PMOS NOR
PMOS NOR Gate, A y B son las entradas, Y es la salida; Flujo de diseño de VLSI, crédito de imagen - KenShirriffPMOS-NOR-puertaCC BY-SA 4.0

Puerta CMOS NAND

Una puerta NAND se puede describir como una puerta AND invertida. La tabla de verdad de la puerta NAND se muestra a continuación, donde A y B son las entradas.

TABLA DE VERDAD DE NAND GATE
Tabla de verdad de la puerta NAND, VLSI Design Flow

También se puede implementar una puerta NAND utilizando tecnología CMOS. El circuito inversor CMOS también entra en funcionamiento en este diseño. Una red desplegable (transistor) en serie y un transistor en modo de agotamiento se agregan con la puerta NO CMOS básica para implementar la operación NAND. Para dos puertas NAND de entrada, solo se agrega un transistor. Para incorporar más números de entradas, se agregan más transistores a la conexión en serie.

Operación

NAND CMOS
Puerta CMOS NAND, flujo de diseño VLSI; Credito de imagen - JustinForceNAND CMOSCC BY-SA 3.0

La implementación lógica usando CMOS se muestra en la imagen de arriba. Cuando ambas entradas son CERO lógico, ambos transistores NMOS están en estado APAGADO, mientras que ambos transistores PMOS están en estado ENCENDIDO. La salida se conecta a VDD, y así es como la salida proporciona UNO lógico o un valor alto.

Cuando la entrada A obtiene un valor alto como entrada y la entrada B obtiene un valor bajo, el NMOS ascendente pasa al estado ON y el NMOS inferior pasa al estado OFF. La conexión a tierra no se puede establecer con el valor de salida. En esta condición, el PMOS izquierdo se enciende, mientras que el PMOS derecho permanece en el estado APAGADO. El VDD encuentra una ruta a través de la salida y proporciona un valor de salida alto o 1 lógico.

Cuando la entrada B obtiene un valor alto como entrada y la entrada A obtiene un valor bajo, el NMOS ascendente pasa al estado APAGADO y el NMOS inferior pasa al estado ENCENDIDO. La conexión a tierra no se puede establecer con el valor de salida. Además, en esta condición, el PMOS izquierdo se APAGA, mientras que el PMOS derecho pasa al estado ENCENDIDO. El VDD encuentra una ruta a través de la salida y proporciona un valor de salida alto o 1 lógico.

Para la lógica final, cuando ambas entradas obtienen un voltaje de entrada alto o un valor lógico UNO, ambos transistores NMOS están en estado ON. Ambos transistores PMOS están en estado APAGADO, lo que proporciona una ruta para que el voltaje de tierra se conecte con la salida. Por tanto, la salida proporciona un CERO lógico o un valor bajo como salida.

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