Microprocesador 8085: interrupciones, funciones y 7 hechos

Definición de interrupción:

"La interrupción es el proceso de generar una parada momentánea durante la ejecución del programa y permite que los dispositivos periféricos accedan al microprocesador"

8085 Arquitectura

Tipos de interrupciones:

Tipos de interrupciones según retraso:

• Enmascarable
• No enmascarable

Tipos de interrupciones según agrupación:

• vector
• No vector

Tipos de interrupciones según prioridad:

• TRAP
• PRIMERA 7.5
• PRIMERA 6.5
• PRIMERA 5.5

Diagrama de bloques de interrupciones 8085:

¿Qué es el enmascaramiento?

Cintas se puede implementar para las 4 interrupciones de hardware: RST 7.5, RST 6.5, RST 5.5 e INTR. En esta figura, TRAP es NMI (interrupción no enmascarable).

RST 7.5 solo tiene un F / F para reconocer su transmisión de borde. El enmascaramiento de la interrupción se puede realizar mediante la instrucción SIM. Además, una interrupción separada habilita F / F está disponible para enmascarar o permitir las interrupciones.

• Las interrupciones enmascarables están enmascaradas por defecto mediante la señal de reinicio.
• La interrupción se puede habilitar mediante la ejecución de la instrucción EI. Entonces, para habilitar interrupciones, después de generar el microprocesador, la instrucción EI debe usarse en el microprocesador 8085.
• Las 3 interrupciones RST se pueden enmascarar cargando la variedad de palabras adecuada en la acumulación e implementación de la instrucción SIM. Esto se conoce como enmascaramiento de software.
• Todas las interrupciones enmascarables se desactivan siempre que se reconoce una interrupción. Por lo tanto, es esencial realizar la instrucción EI cada vez.
• En conjunto, las interrupciones que se pueden enmascarar pueden desactivarse ejecutando instrucciones DI. La instrucción restablece una interrupción habilitada F / F en el microprocesador. Para el propósito de habilitación, se utiliza la instrucción EI.

TRAMPA:

• Es una interrupción no enmascarable, por lo que no es necesario habilitarla y no se puede habilitar o deshabilitar.
• Es accesible para el usuario
• Se utiliza para situaciones de emergencia, como cortes de energía o cortes de energía, etc.
• Se dispara tanto por bordes como por nivel, es decir, el i / p debe subir y permanecer en esta condición hasta el reconocimiento.
• TRAP tiene la máxima prioridad entre todos.

PRIMERA 7.5:

• Su prioridad es justo después de la TRAMPA.
• Se puede enmascarar de modo que sea posible el funcionamiento tanto EI como DI.
• Se demanda por la situación cuya prioridad es justo después de la situación de emergencia.
• Es una interrupción activada por flanco positivo.
• Puede activarse con un pulso de muy corta duración.

PRIMERA 6.5:

• Su prioridad es justo después de RST 7.5.
• Otras especificaciones son las mismas que las de RST 7.5.

PRIMERA 5.5:

• Su prioridad es justo después de RST 6.5.
• Otras especificaciones son las mismas que las de RST 7.5.

ENTR:

• INTR es la interrupción de menor prioridad.
• Esto se activa tanto por el borde como por el nivel.
• Tipo enmascarable y no vectorial.
• Tanto EI como DI pueden ser posibles en esta situación.

Funcionamiento de INTR:

La secuencia del flujo de señal es la siguiente hasta que INTR pasa a nivel alto.

1. 8085 autoriza el estado del INTR, para realizar una instrucción.
2. Si la señal INTR es 1, entonces 8085 completará su instrucción actual y una interrupción activa baja será reconocida por una interrupción ACK.
3. Luego, la dirección de la siguiente instrucción se cargará en la pila y ejecutará la instrucción recibida.

INTA:

• No es la interrupción que acaba de utilizar el microprocesador que envió el acuse de recibo. El proceso debe habilitarse mediante instrucción.
• Durante t₃ condición de la recuperación del código de operación, 8085 verifica repetidamente cada instrucción. Si la interrupción encuentra, el microprocesador completará la instrucción de ejecución y estará listo para la secuencia de reinicio.
• La secuencia de reinicio restablece la interrupción F / F y el INTA activo al recibir la señal.

Interrumpir ubicaciones de llamadas:

Los lugares de llamada para 8085 son

TRAMPA- 0024

PRIMERA 7.5- 003C

PRIMERA 6.5- 0034

PRIMERA 5.5- 002C

Operación SIM (Establecer máscara de interrupción):

SIM (Establecer máscara de interrupción) para 8085 se explica a continuación

M 5.5 - Básicamente se establece en 1 para restablecer la máscara 5.5

M 6.5 - también se establece en 1 para restablecer 6.5 máscara

M 7.5 - también se establece en 1 para restablecer 7.5 máscara

MSE - para enmascarar la interrupción

R 7.5 - se restablece RST 7.5 F / F

SDE - Habilitación de datos en serie establecida en 1 para enviar

SOD - datos de salida en serie a enviar

EXPLICACIÓN:

• RST 7.5, 6.5 y 5.5 son interrupciones enmascarables. La instrucción EI y SIM utilizada para habilitarlos.
• BIT 0 a 2 configura o restablece la máscara para RST 6.5, 7.5 y 5.5.
• Si un bit se establece en 1, la interrupción se enmascara, es decir, se desactiva. Si se establece en 0, se habilita la interrupción respectiva.
• Si el bit 3 se establece en 1 para enmascarar el bit 0 a 2.
• El BIT 4 es un control adicional para RST 7.5. Si se establece en 1, se restablece el RST 7.5.
• Los bits 6 y 7 son datos de salida en serie donde el bit 6 es para habilitar SOD y el bit 7 puede ser alto o bajo. La instrucción DI deshabilita todas las interrupciones.

SOLICITUD PENDIENTE:

Cuando se atiende 1 solicitud de interrupción, pueden producirse otras interrupciones que den como resultado una solicitud pendiente. Cuando ocurre más de 1 interrupción simultáneamente, la interrupción que tiene una prioridad más alta ha servido y la interrupción que tiene una prioridad más baja permanece en la condición pendiente.

8085 microprocesador tiene una instrucción adicional llamada RIM (máscara de interrupción de lectura) para detectar la interrupción pendiente.

Operación RIM (Restablecer máscara de interrupción):

RIM (Máscara de interrupción de lectura) para 8085 se explica a continuación

M5.5:  Este bit se establece en 1 si RST 5.5 está enmascarado. El bit 0 a 2 podría usarse para la máscara de interrupción utilizando la instrucción RIM

M6.5: Este bit se pone a 1 si RST 6.5 está enmascarado.

M7.5: Este bit se pone a 1 si RST 7.5 está enmascarado.

IE:  Se establece en 1 si todas las interrupciones están habilitadas.

Yo 5.5: Se establece en 1 cuando RST 5.5 está en condición pendiente.

Yo 6.5: Se establece en 1 cuando RST 6.5 está en condición pendiente.

Yo 7.5:  Se establece en 1 cuando RST 7.5 está en condición pendiente.

ID:  Datos de entrada en serie; será 1 o 0 para fines de entrada.

Interrupciones vectoriales:

TRAP, RST 7.5, RST 6.5, RST 5.5 (ubicación de llamada).

INTERRUPCIONES DE SOFTWARE VS INTERRUPCIÓN DE HARDWARE:

¿Qué es Stack?

Apilar

una pila en 8085 microprocesador es un conjunto de ubicación de memoria en la memoria de lectura y escritura especificada por un programador en un programa principal. Estas ubicaciones de memoria se utilizan para almacenar datos binarios momentáneamente durante la codificación.

El inicio de la pila se define en el programa mediante la ejecución de la instrucción de carga básica, como LXI SP. Esto generalmente carga una dirección de memoria de dieciséis bits en el registro SP.

Tipos de pila:

1. PUSH
2. POP

EMPUJAR - En el curso de la ejecución, se requiere PUSH para resolver el problema de cierto registro, ya que los registros son un requisito previo para alguna ejecución adicional en el estado consecuente. Estos contenidos se mueven a cierta ubicación de la memoria mediante un registro de función especial que se llama PUSH.

Ejemplo-

                LXISP, 2099H

               LXI H, 42F2 H      

               PRESIONE H

1. Carga el contenido de 2099H con el registro SP que está reservado en la memoria de lectura y escritura como un estado y la ubicación comienza desde 2098H en movimiento hacia arriba para almacenamiento temporal.
2. LXI H, 42F2H describe la carga del par HL, es decir, (42) se carga en H y F2 se carga en L.
3. PUSH H indica que el contenido de H, es decir, 42 almacenado en 2098H y el contenido de L, es decir, F2 se almacena en 2097 H.

POP - Una vez completada esta operación, este contenido que se guarda en el registro temporal se transfiere de nuevo a la memoria principal mediante la operación de POP.

 Ejemplo

                          LXISP, 2099H

                          LXI H, 42F2 H

                          PRESIONE H

                          CONTADOR DE RETRASO

                          Pop h

El contenido del par de registros HL no se destruye. Está disponible del contador de retardo en el contenido del contador de programa. El contenido de la ubicación de la pila superior mostrada por SP aparece en el registro L y SP aumentará 1.

El contenido de la parte superior de la pila, es decir, 2097 se desplaza a 2098 y 2099 en 1 encarnado y desde el registro temporal el contenido pasa al registro principal.

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Soumali Bhattacharya

Hola, soy Soumali Bhattacharya. He realizado el Máster en Electrónica.
Actualmente me dedico al campo de la Electrónica y la comunicación.
Mis artículos se centran en las principales áreas de la electrónica básica con un enfoque muy simple pero informativo.
Aprendo intensamente y trato de mantenerme actualizado con las últimas tecnologías en el campo de la electrónica.

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